2本书FPGA书，一本FPGA算法，一本计算机数字Verilog，VHDL对照

张衍波

2本书，
数字设计和计算机体系结构 Digital Design and Computer Architecture
数字信号处理的FPGA实现 第三版 Digital Signal Processing with Field Programmable Gate Arrays(3rd ed)[size=11.6666660308838px]Preface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . VII
[size=11.6666660308838px]Preface to Second Edition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . XI
[size=11.6666660308838px]Preface to Third Edition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .XIII
[size=11.6666660308838px]1. Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
[size=11.6666660308838px]1.1 Overview of Digital Signal Processing (DSP) . . . . . . . . . . . . . . . 1
[size=11.6666660308838px]1.2 FPGA Technology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
[size=11.6666660308838px]1.2.1 Classification by Granularity . . . . . . . . . . . . . . . . . . . . . . . 3
[size=11.6666660308838px]1.2.2 Classification by Technology . . . . . . . . . . . . . . . . . . . . . . . 6
[size=11.6666660308838px]1.2.3 Benchmark for FPLs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
[size=11.6666660308838px]1.3 DSP Technology Requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
[size=11.6666660308838px]1.3.1 FPGA and Programmable Signal Processors . . . . . . . . . 12
[size=11.6666660308838px]1.4 Design Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
[size=11.6666660308838px]1.4.1 FPGA Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
[size=11.6666660308838px]1.4.2 The Altera EP2C35F672C6 . . . . . . . . . . . . . . . . . . . . . . . . 22
[size=11.6666660308838px]1.4.3 Case Study: Frequency Synthesizer . . . . . . . . . . . . . . . . . 29
[size=11.6666660308838px]1.4.4 Design with Intellectual Property Cores . . . . . . . . . . . . . 35
[size=11.6666660308838px]Exercises . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
[size=11.6666660308838px]2. Computer Arithmetic. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
[size=11.6666660308838px]2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
[size=11.6666660308838px]2.2 Number Representation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
[size=11.6666660308838px]2.2.1 Fixed-Point Numbers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
[size=11.6666660308838px]2.2.2 Unconventional Fixed-Point Numbers . . . . . . . . . . . . . . . 57
[size=11.6666660308838px]2.2.3 Floating-Point Numbers . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
[size=11.6666660308838px]2.3 Binary Adders . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
[size=11.6666660308838px]2.3.1 Pipelined Adders . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
[size=11.6666660308838px]2.3.2 Modulo Adders . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
[size=11.6666660308838px]2.4 Binary Multipliers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
[size=11.6666660308838px]2.4.1 Multiplier Blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
[size=11.6666660308838px]2.5 Binary Dividers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
[size=11.6666660308838px]2.5.1 Linear Convergence Division Algorithms . . . . . . . . . . . . 93
[size=11.6666660308838px]2.5.2 Fast Divider Design. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
[size=11.6666660308838px]2.5.3 Array Divider . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
[size=11.6666660308838px]2.6 Floating-Point Arithmetic Implementation . . . . . . . . . . . . . . . . . 104
[size=11.6666660308838px]2.6.1 Fixed-point to Floating-Point Format Conversion . . . . . 105
[size=11.6666660308838px]2.6.2 Floating-Point to Fixed-Point Format Conversion. . . . . 106
[size=11.6666660308838px]2.6.3 Floating-Point Multiplication . . . . . . . . . . . . . . . . . . . . . . 107
[size=11.6666660308838px]2.6.4 Floating-Point Addition . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
[size=11.6666660308838px]2.6.5 Floating-Point Division . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
[size=11.6666660308838px]2.6.6 Floating-Point Reciprocal . . . . . . . . . . . . . . . . . . . . . . . . . 112
[size=11.6666660308838px]2.6.7 Floating-Point Synthesis Results . . . . . . . . . . . . . . . . . . . 114
[size=11.6666660308838px]2.7 Multiply-Accumulator (MAC) and Sum of Product (SOP) . . 114
[size=11.6666660308838px]2.7.1 Distributed Arithmetic Fundamentals . . . . . . . . . . . . . . . 115
[size=11.6666660308838px]2.7.2 Signed DA Systems . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
[size=11.6666660308838px]2.7.3 Modified DA Solutions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
[size=11.6666660308838px]2.8 Computation of Special Functions Using CORDIC . . . . . . . . . . 120
[size=11.6666660308838px]2.8.1 CORDIC Architectures . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
[size=11.6666660308838px]2.9 Computation of Special Functions using MAC Calls . . . . . . . . . 130
[size=11.6666660308838px]2.9.1 Chebyshev Approximations . . . . . . . . . . . . . . . . . . . . . . . . 131
[size=11.6666660308838px]2.9.2 Trigonometric Function Approximation . . . . . . . . . . . . . 132
[size=11.6666660308838px]2.9.3 Exponential and Logarithmic Function Approximation 141
[size=11.6666660308838px]2.9.4 Square Root Function Approximation . . . . . . . . . . . . . . . 148
[size=11.6666660308838px]Exercises . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
[size=11.6666660308838px]3. Finite Impulse Response (FIR) Digital Filters . . . . . . . . . . . . 165
[size=11.6666660308838px]3.1 Digital Filters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165
[size=11.6666660308838px]3.2 FIR Theory. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
[size=11.6666660308838px]3.2.1 FIR Filter with Transposed Structure . . . . . . . . . . . . . . . 167
[size=11.6666660308838px]3.2.2 Symmetry in FIR Filters . . . . . . . . . . . . . . . . . . . . . . . . . . 170
[size=11.6666660308838px]3.2.3 Linear-phase FIR Filters . . . . . . . . . . . . . . . . . . . . . . . . . . 171
[size=11.6666660308838px]3.3 Designing FIR Filters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172
[size=11.6666660308838px]3.3.1 Direct Window Design Method. . . . . . . . . . . . . . . . . . . . . 173
[size=11.6666660308838px]3.3.2 Equiripple Design Method . . . . . . . . . . . . . . . . . . . . . . . . . 175
[size=11.6666660308838px]3.4 Constant Coefficient FIR Design . . . . . . . . . . . . . . . . . . . . . . . . . 177
[size=11.6666660308838px]3.4.1 Direct FIR Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
[size=11.6666660308838px]3.4.2 FIR Filter with Transposed Structure . . . . . . . . . . . . . . . 182
[size=11.6666660308838px]3.4.3 FIR Filters Using Distributed Arithmetic . . . . . . . . . . . . 189
[size=11.6666660308838px]3.4.4 IP Core FIR Filter Design . . . . . . . . . . . . . . . . . . . . . . . . . 204
[size=11.6666660308838px]3.4.5 Comparison of DA- and RAG-Based FIR Filters . . . . . 207
[size=11.6666660308838px]Exercises . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209
[size=11.6666660308838px]4. Infinite Impulse Response (IIR) Digital Filters . . . . . . . . . . . 215
[size=11.6666660308838px]4.1 IIR Theory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218
[size=11.6666660308838px]4.2 IIR Coefficient Computation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
[size=11.6666660308838px]4.2.1 Summary of Important IIR Design Attributes . . . . . . . . 223
[size=11.6666660308838px]4.3 IIR Filter Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224
[size=11.6666660308838px]4.3.1 Finite Wordlength Effects . . . . . . . . . . . . . . . . . . . . . . . . . 228
[size=11.6666660308838px]4.3.2 Optimization of the Filter Gain Factor . . . . . . . . . . . . . . 229
[size=11.6666660308838px]4.4 Fast IIR Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230
[size=11.6666660308838px]4.4.1 Time-domain Interleaving . . . . . . . . . . . . . . . . . . . . . . . . . 230
[size=11.6666660308838px]4.4.2 Clustered and Scattered Look-Ahead Pipelining . . . . . . 233
[size=11.6666660308838px]4.4.3 IIR Decimator Design. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235
[size=11.6666660308838px]4.4.4 Parallel Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236
[size=11.6666660308838px]4.4.5 IIR Design Using RNS . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239
[size=11.6666660308838px]Exercises . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
[size=11.6666660308838px]5. Multirate Signal Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245
[size=11.6666660308838px]5.1 Decimation and Interpolation . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245
[size=11.6666660308838px]5.1.1 Noble Identities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246
[size=11.6666660308838px]5.1.2 Sampling Rate Conversion by Rational Factor . . . . . . . . 248
[size=11.6666660308838px]5.2 Polyphase Decomposition. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249
[size=11.6666660308838px]5.2.1 Recursive IIR Decimator . . . . . . . . . . . . . . . . . . . . . . . . . . 254
[size=11.6666660308838px]5.2.2 Fast-running FIR Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . 254
[size=11.6666660308838px]5.3 Hogenauer CIC Filters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 256
[size=11.6666660308838px]5.3.1 Single-Stage CIC Case Study . . . . . . . . . . . . . . . . . . . . . . 257
[size=11.6666660308838px]5.3.2 Multistage CIC Filter Theory . . . . . . . . . . . . . . . . . . . . . . 259
[size=11.6666660308838px]5.3.3 Amplitude and Aliasing Distortion . . . . . . . . . . . . . . . . . 264
[size=11.6666660308838px]5.3.4 Hogenauer Pruning Theory . . . . . . . . . . . . . . . . . . . . . . . . 266
[size=11.6666660308838px]5.3.5 CIC RNS Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272
[size=11.6666660308838px]5.4 Multistage Decimator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 273
[size=11.6666660308838px]5.4.1 Multistage Decimator Design Using Goodman–Carey
[size=11.6666660308838px]Half-band Filters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274
[size=11.6666660308838px]5.5 Frequency-Sampling Filters as Bandpass Decimators . . . . . . . . 277
[size=11.6666660308838px]5.6 Design of Arbitrary Sampling Rate Converters . . . . . . . . . . . . . 280
[size=11.6666660308838px]5.6.1 Fractional Delay Rate Change . . . . . . . . . . . . . . . . . . . . . 284
[size=11.6666660308838px]5.6.2 Polynomial Fractional Delay Design . . . . . . . . . . . . . . . . 290
[size=11.6666660308838px]5.6.3 B-Spline-Based Fractional Rate Changer . . . . . . . . . . . . 296
[size=11.6666660308838px]5.6.4 MOMS Fractional Rate Changer . . . . . . . . . . . . . . . . . . . 301
[size=11.6666660308838px]5.7 Filter Banks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308
[size=11.6666660308838px]5.7.1 Uniform DFT Filter Bank . . . . . . . . . . . . . . . . . . . . . . . . . 309
[size=11.6666660308838px]5.7.2 Two-channel Filter Banks . . . . . . . . . . . . . . . . . . . . . . . . . 313
[size=11.6666660308838px]5.8 Wavelets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 328
[size=11.6666660308838px]5.8.1 The Discrete Wavelet Transformation . . . . . . . . . . . . . . . 332
[size=11.6666660308838px]Exercises . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 335
[size=11.6666660308838px]6. Fourier Transforms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343
[size=11.6666660308838px]6.1 The Discrete Fourier Transform Algorithms . . . . . . . . . . . . . . . . 344
[size=11.6666660308838px]6.1.1 Fourier Transform Approximations Using the DFT . . . 344
[size=11.6666660308838px]6.1.2 Properties of the DFT . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
[size=11.6666660308838px]6.1.3 The Goertzel Algorithm. . . . . . . . . . . . . . . . . . . . . . . . . . . 349
[size=11.6666660308838px]6.1.4 The Bluestein Chirp-z Transform. . . . . . . . . . . . . . . . . . . 350
[size=11.6666660308838px]6.1.5 The Rader Algorithm . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
[size=11.6666660308838px]6.1.6 The Winograd DFT Algorithm. . . . . . . . . . . . . . . . . . . . . 359
[size=11.6666660308838px]6.2 The Fast Fourier Transform (FFT) Algorithms . . . . . . . . . . . . . 361
[size=11.6666660308838px]6.2.1 The Cooley–Tukey FFT Algorithm . . . . . . . . . . . . . . . . . 363
[size=11.6666660308838px]6.2.2 The Good–Thomas FFT Algorithm. . . . . . . . . . . . . . . . . 373
[size=11.6666660308838px]6.2.3 The Winograd FFT Algorithm . . . . . . . . . . . . . . . . . . . . . 375
[size=11.6666660308838px]6.2.4 Comparison of DFT and FFT Algorithms . . . . . . . . . . . 379
[size=11.6666660308838px]6.2.5 IP Core FFT Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381
[size=11.6666660308838px]6.3 Fourier-Related Transforms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385
[size=11.6666660308838px]6.3.1 Computing the DCT Using the DFT. . . . . . . . . . . . . . . . 387
[size=11.6666660308838px]6.3.2 Fast Direct DCT Implementation . . . . . . . . . . . . . . . . . . 388
[size=11.6666660308838px]Exercises . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 391
[size=11.6666660308838px]7. Advanced Topics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 401
[size=11.6666660308838px]7.1 Rectangular and Number Theoretic Transforms (NTTs) . . . . . 401
[size=11.6666660308838px]7.1.1 Arithmetic Modulo 2b ± 1 . . . . . . . . . . . . . . . . . . . . . . . . . 403
[size=11.6666660308838px]7.1.2 Efficient Convolutions Using NTTs . . . . . . . . . . . . . . . . . 405
[size=11.6666660308838px]7.1.3 Fast Convolution Using NTTs . . . . . . . . . . . . . . . . . . . . . 405
[size=11.6666660308838px]7.1.4 Multidimensional Index Maps . . . . . . . . . . . . . . . . . . . . . . 409
[size=11.6666660308838px]7.1.5 Computing the DFT Matrix with NTTs . . . . . . . . . . . . . 411
[size=11.6666660308838px]7.1.6 Index Maps for NTTs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 413
[size=11.6666660308838px]7.1.7 Using Rectangular Transforms to Compute the DFT . . 416
[size=11.6666660308838px]7.2 Error Control and Cryptography . . . . . . . . . . . . . . . . . . . . . . . . . 418
[size=11.6666660308838px]7.2.1 Basic Concepts from Coding Theory . . . . . . . . . . . . . . . . 419
[size=11.6666660308838px]7.2.2 Block Codes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 424
[size=11.6666660308838px]7.2.3 Convolutional Codes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 428
[size=11.6666660308838px]7.2.4 Cryptography Algorithms for FPGAs . . . . . . . . . . . . . . . 436
[size=11.6666660308838px]7.3 Modulation and Demodulation . . . . . . . . . . . . . . . . . . . . . . . . . . . 453
[size=11.6666660308838px]7.3.1 Basic Modulation Concepts . . . . . . . . . . . . . . . . . . . . . . . . 453
[size=11.6666660308838px]7.3.2 Incoherent Demodulation . . . . . . . . . . . . . . . . . . . . . . . . . 457
[size=11.6666660308838px]7.3.3 Coherent Demodulation . . . . . . . . . . . . . . . . . . . . . . . . . . . 463
[size=11.6666660308838px]Exercises . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472
[size=11.6666660308838px]8. Adaptive Filters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 477
[size=11.6666660308838px]8.1 Application of Adaptive Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . 478
[size=11.6666660308838px]8.1.1 Interference Cancellation . . . . . . . . . . . . . . . . . . . . . . . . . . 478
[size=11.6666660308838px]8.1.2 Prediction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
[size=11.6666660308838px]8.1.3 Inverse Modeling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
[size=11.6666660308838px]8.1.4 Identification. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 480
[size=11.6666660308838px]8.2 Optimum Estimation Techniques . . . . . . . . . . . . . . . . . . . . . . . . . 481
[size=11.6666660308838px]8.2.1 The Optimum Wiener Estimation . . . . . . . . . . . . . . . . . . 482
[size=11.6666660308838px]8.3 The Widrow–Hoff Least Mean Square Algorithm . . . . . . . . . . . 486
[size=11.6666660308838px]8.3.1 Learning Curves. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 493
[size=11.6666660308838px]8.3.2 Normalized LMS (NLMS) . . . . . . . . . . . . . . . . . . . . . . . . . 496
[size=11.6666660308838px]8.4 Transform Domain LMS Algorithms . . . . . . . . . . . . . . . . . . . . . . 498
[size=11.6666660308838px]8.4.1 Fast-Convolution Techniques . . . . . . . . . . . . . . . . . . . . . . . 498
[size=11.6666660308838px]8.4.2 Using Orthogonal Transforms . . . . . . . . . . . . . . . . . . . . . . 500
[size=11.6666660308838px]8.5 Implementation of the LMS Algorithm . . . . . . . . . . . . . . . . . . . . 503
[size=11.6666660308838px]8.5.1 Quantization Effects . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504
[size=11.6666660308838px]8.5.2 FPGA Design of the LMS Algorithm . . . . . . . . . . . . . . . 504
[size=11.6666660308838px]8.5.3 Pipelined LMS Filters. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 507
[size=11.6666660308838px]8.5.4 Transposed Form LMS Filter . . . . . . . . . . . . . . . . . . . . . . 510
[size=11.6666660308838px]8.5.5 Design of DLMS Algorithms . . . . . . . . . . . . . . . . . . . . . . . 511
[size=11.6666660308838px]8.5.6 LMS Designs using SIGNUM Function . . . . . . . . . . . . . . 515
[size=11.6666660308838px]8.6 Recursive Least Square Algorithms . . . . . . . . . . . . . . . . . . . . . . . 518
[size=11.6666660308838px]8.6.1 RLS with Finite Memory . . . . . . . . . . . . . . . . . . . . . . . . . . 521
[size=11.6666660308838px]8.6.2 Fast RLS Kalman Implementation . . . . . . . . . . . . . . . . . . 524
[size=11.6666660308838px]8.6.3 The Fast a Posteriori Kalman RLS Algorithm. . . . . . . . 529
[size=11.6666660308838px]8.7 Comparison of LMS and RLS Parameters . . . . . . . . . . . . . . . . . 530
[size=11.6666660308838px]Exercises . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 532
[size=11.6666660308838px]9. Microprocessor Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 537
[size=11.6666660308838px]9.1 History of Microprocessors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 537
[size=11.6666660308838px]9.1.1 Brief History of General-Purpose Microprocessors . . . . 538
[size=11.6666660308838px]9.1.2 Brief History of RISC Microprocessors . . . . . . . . . . . . . . 540
[size=11.6666660308838px]9.1.3 Brief History of PDSPs . . . . . . . . . . . . . . . . . . . . . . . . . . . 541
[size=11.6666660308838px]9.2 Instruction Set Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 544
[size=11.6666660308838px]9.2.1 Addressing Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 544
[size=11.6666660308838px]9.2.2 Data Flow: Zero-,One-, Two- or Three-Address Design 552
[size=11.6666660308838px]9.2.3 Register File and Memory Architecture . . . . . . . . . . . . . 558
[size=11.6666660308838px]9.2.4 Operation Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 562
[size=11.6666660308838px]9.2.5 Next Operation Location . . . . . . . . . . . . . . . . . . . . . . . . . . 565
[size=11.6666660308838px]9.3 Software Tools . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 566
[size=11.6666660308838px]9.3.1 Lexical Analysis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 567
[size=11.6666660308838px]9.3.2 Parser Development . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 578
[size=11.6666660308838px]9.4 FPGA Microprocessor Cores . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 588
[size=11.6666660308838px]9.4.1 Hardcore Microprocessors . . . . . . . . . . . . . . . . . . . . . . . . . 589
[size=11.6666660308838px]9.4.2 Softcore Microprocessors . . . . . . . . . . . . . . . . . . . . . . . . . . 594
[size=11.6666660308838px]9.5 Case Studies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 605
[size=11.6666660308838px]9.5.1 T-RISC Stack Microprocessors . . . . . . . . . . . . . . . . . . . . . 605
[size=11.6666660308838px]9.5.2 LISA Wavelet Processor Design . . . . . . . . . . . . . . . . . . . . 610
[size=11.6666660308838px]9.5.3 Nios FFT Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 625
[size=11.6666660308838px]Exercises . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 634
[size=11.6666660308838px]References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 645
[size=11.6666660308838px]A. Verilog Source Code 2001 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 661
[size=11.6666660308838px]B. HDL" class="t_tag">VHDL and Verilog Coding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 729
[size=11.6666660308838px]B.1 List of Examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 731
[size=11.6666660308838px]B.2 Library of Parameterized Modules (LPM) . . . . . . . . . . . . . . . . . 733
[size=11.6666660308838px]B.2.1 The Parameterized Flip-Flop Megafunction (lpm ff) . . 733
[size=11.6666660308838px]B.2.2 The Adder/Subtractor Megafunction . . . . . . . . . . . . . . . 737
[size=11.6666660308838px]B.2.3 The Parameterized Multiplier Megafunction
[size=11.6666660308838px](lpm mult) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 741
[size=11.6666660308838px]B.2.4 The Parameterized ROM Megafunction (lpm rom) . . . 746
[size=11.6666660308838px]B.2.5 The Parameterized Divider Megafunction
[size=11.6666660308838px](lpm divide) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 749
[size=11.6666660308838px]B.2.6 The Parameterized RAM Megafunction (lpm ram dq) 751
[size=11.6666660308838px]C. Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 755
[size=11.6666660308838px]D. CD-ROM File: “1readme.ps” . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 761
[size=11.6666660308838px]Index . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 769
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[size=11.6666660308838px]点击此处下载ourdev_477522.pdf(文件大小:12.12M)[size=11.6666660308838px] (原文件名igital Signal Processing with Field Programmable Gate Arrays(3rd ed).pdf)
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