俺的第一个可以实现功能的Verilog代码

脑经急转弯

实现stm32经过FPGA访问SRAM，让大家见笑了 module bus(                     addr_arm,data_arm,ctr_arm,addr_l,                     data_l,ctr_l,); input   [15:0]  addr_arm; inout   [15:0]  data_arm; input   [2:0]   ctr_arm; inout   [15:0]  data_l; output  [15:0]  addr_l; output  [2:0]   ctr_l; assign  addr_l=addr_arm; assign  ctr_l=ctr_arm; assign  data_arm=ctr_arm[0]?data_l:16'bz; assign  data_l=ctr_arm[0]?16'bz:data_arm; endmodule