《兼容ARM9的软核处理器设计：基于FPGA》

脑经急转弯

第六章：兼容ARM9微处理器Verilog RTL设计
本章是本书的核心。讲述了如何在不到1800行的verilog程序里，去实现上一章总结的ARMv4的架构。从现在经典的三级流水线和五级流水线开，对如何有效的实现处理器描述做了全面展开。以此为基础，逐步对兼容ARM9微处理器进行剖析，让读者从处理器内核的实现过程中，学习到Verilog RTL设计的各种技巧。

确定RTL设计的输入输出端口
经典的三级流水线架构
经典的五级流水线架构
三级流水线改进架构
适于兼容ARM9微处理器的三级架构
影响流水线架构执行的四种状况
第一级：取指阶段的Verilog RTL实现
第二级：乘法运算阶段的Verilog RTL实现
第三级：加法运算阶段的Verilog RTL实现
寄存器组的写入
CPSR/SPSR的写入
数据池的读写
第四级：读操作数据的回写
这里提供这一章设计的Verilog RTL代码下载：兼容ARM9软核处理器Verilog RTL代码



看介绍还不错, 自己设计一个ARM9