基于FPGA的全数字锁相环的设计

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l 前言
    锁相环(PLL)的理论与研究日趋完善，应用范围遍及整个电子技术领域，如信号处理，调制解调．时钟同步，倍频，频率综合等都应用到了锁相环技术。随着集成电路技术的发展，集成锁相环和数字锁相环技术日趋成熟，不仅能够制成频率较高的单片集成锁相环路，还可以把整个系统集成到一个芯片上去，实现所谓的片上系统SOC。因此，可以把全数字锁相环路(ADPLL)作为一个功能模块嵌入SOC，构成片内锁相环。这里在简单介绍片内全数字锁相环系列结构的同时，给出一种智能控制捕获范嗣中全数字锁相环(ADPLL)的设计方法，并进行仿真和实践验证。
2 ADPLL的结构及工作原理
    图1给出全数字锁相环(ADPLL)的基本结构。主要由数字鉴相器DPD，数字环路滤波器DLF，数控振荡器DC0，分频器4部分组成，其中心频率为fc。DPLL是一种通过相位反馈来控制系统的电路结构。根据输入信号Fin和本地时钟输出信号Fout之间的相位误差信号送入数字环路滤波器，并对相对误差进行平滑滤波，生成控制信号carry和bor—row，数字振荡器根据控制信号调节反馈，使输出信号Fout的相位逐渐跟踪输入信号Fin的相位，最终达到锁定。

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