XILINX 关于FPGA 对DDR SDRAM 的设计文档

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本应用指南描述了在 Virtex?-5 器件中实现的 200 MHz DDR SDRAM （JEDEC DDR400
(PC3200) 标准）控制器。本设计实现使用 IDELAY 单元调整读数据时序。读数据时序校准和调
整在此控制器中完成。DDR SDRAM 器件是低成本、高密度的存储资源，在很多存储器供应商处均可获得。本参考设
计利用 DDR400 SDRAM 器件开发而成。