该verilog为何不能10分频呢？太怪了

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硬件是EP2C8Q，做一个简单分频器，2，4，6，8，分频都可以，可10分频时，仿真或硬件都不对。程序如下，目的：temp计数4次后，clk时钟被10分频。（是否纠结，为何不能10分频，表现为2分频，仿真时，发现temp会计数到4‘b1111，之后就溢出，outclk0一直表现为2分频现象）

module jishu(clk,rest,outclk0);
input clk;
input rest;
output reg outclk0;
reg[3:0] temp;
always@(posedge clk or negedge rest)
begin
if(!rest)
        begin
        temp<=4'b0000;
        outclk0<=1'b0;
        end
else if(temp==2'd4)
        begin
        outclk0<=~outclk0;
        temp<=4'b0000;
        end
else
        temp<=temp+1'b1;
        //outclk0<=outclk0;
end
endmodule