Cortex-A8  | |
| 架构 | ARMv7-A Cortex  | 
Dhrystone 性能  | 2.0 DMIPS / MHz  | 
多核  | 否 – 仅单核  | 
ISA 支持  | 
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内存管理  | 内存管理单元 (MMU)  | 
调试和跟踪  | CoreSight DK-A8(单独提供)  | 
Cortex-A8 功能  | 功能说明  | 
| NEON | 128 位 SIMD 引擎支持高性能媒体处理。将 NEON 用于某些音频、视频和图形工作负载可以减轻跨 SoC 支持多个专用加速器的负担,并且使系统可以支持将来的标准 | 
| 优化的 1 级高速缓存 | 1 级高速缓存在单循环访问时间紧密集成到处理器中。 该高速缓存将最低访问延迟与哈希方式确定性结合在一起,可以在最大程度上提高性能和降低功耗。 | 
| 集成的 2 级高速缓存 | 2 级高速缓存集成到内核中,以实现轻松集成、高功效和最佳性能。该高速缓存使用标准编译的 RAM 构建,可配置范围从 0K 到 1MB。该高速缓存可以使用编译的内存构建,具有可编程延迟,以适应不同的数组特征 | 
| Thumb-2 技术 | 可为传统 ARM 代码提供最高性能,对于存储指令占用的内存,最多可节省 30% 的空间。 | 
| 动态分支预测 | 为了最大程度地降低分支错误预测的危害,动态分支预测器跨各种行业基准实现 95% 的准确性。可以通过分支目标和全局历史记录缓冲区启用预测器。重放机制将漏测危害降到最低。 | 
| 内存管理单元 | 完整的 MMU 使 Cortex-A8 可以在各种应用程序中运行富操作系统 | 
| Jazelle-RCT   技术 | RCT Java 加速技术可以优化即时生产 (JIT) 和动态自适应编译 (DAC),以及将内存占用空间减少高达三倍 | 
| 内存系统 | 针对高功效和高性能进行了优化。L1 高速缓存中的散列数组限定仅当可能需要内存时才激活它们。集成的、可配置 L2 高速缓存与用于数据流式传输的 NEON 媒体单元之间的直接接口。存储的 L2 高速缓存设计,一次仅允许一个存储体。对 L3 内存的多个未决事务的支持,以充分使用 CPU。 | 
| TrustZone 技术 | 允许安全事务和数字版权管理 (DRM) | 
墨奚 发表于 2014-8-4 15:48
怎么那张图片怪怪的
伊海 发表于 2014-8-6 12:22
百度的每一次剽窃,都会留下它的足迹
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