TLC548工作原理 - 中科因仑“3+1”工程特种兵精英论坛

TLC548、TLC549均有片内系统时钟，该时钟与I/OCLOCK是独立工作的，无须特殊的速度或相位匹配。当CS为高时，数据输出(DATA OUT)端处于高阻状态，此时I/O CLOCK不起作用。这种CS控制作用允许在同时使用多片TLC548、TLC549时，共用I/O CLOCK，以减少多路(片)A/D并用时的I/O控制端口。一组通常的控制时序为：
(1)将CS置低。内部电路在测得CS下降沿后，再等待两个内部时钟上升沿和一个下降沿后，然后确认这一变化，最后自动将前一次转换结果的最高位(D7)位输出到DATA OUT端上。
(2) 前四个I/O CLOCK周期的下降沿依次移出第2、3、4和第5个位(D6、D5、D4、D3)，片上采样保持电路在第4个I/O CLOCK下降沿开始采样模拟输入。
(3)接下来的3个I/O CLOCK周期的下降沿移出第6、7、8(D2、D1、D0)个转换位，
(4)最后，片上采样保持电路在第8个I/O CLOCK周期的下降沿将移出第6、7、8(D2、D1、D0)个转换位。保持功能将持续4个内部时钟周期，然后开始进行32个内部时钟周期的A/D转换。第8个I/O CLOCK后，CS必须为高，或I/OCLOCK保持低电平，这种状态需要维持36个内部系统时钟周期以等待保持和转换工作的完成。如果CS为低时I/O CLOCK上出现一个有效干扰脉冲，则微处理器/控制器将与器件的I/O时序失去同步；若CS为高时出现一次有效低电平，则将使引脚重新初始化，从而脱离原转换过程。
　　在36个内部系统时钟周期结束之前，实施步骤(1)－(4)，可重新启动一次新的A/D转换，与此同时，正在进行的转换终止，此时的输出是前一次的转换结果而不是正在进行的转换结果。
　　若要在特定的时刻采样模拟信号，应使第8个I/O CLOCK时钟的下降沿与该时刻对应，因为芯片虽在第4个I/O CLOCK时钟下降沿开始采样，却在第8个I/O CLOCK的下降沿开始保存。